微机总线

汇编

1. 什么是总线？

总线就是功能部件之间实现互连的一组公共信号线，用作于信息交换的公共通道。

2.总线的作用

　　计算机中以总线作为信息传输，形成了总线结构。计算机中的部件通过总线互相连接，实现数据传输，并使计算机具有组态灵活，易于扩展等诸多优点。

3. 总线类型

1. 芯片总线：芯片级互连的总线。
2. 内总线：微机系统内部功能单元之间的连线。
3. 外总线：微机系统与外设或者微机系统之间的连线。
4. 总线按照引脚传输的信号性质还可以分为三类：
   1）地址总线AB：主模块发出到从模块。
   2）数据总线DB：主从模块双向数据传输。
   3）控制总线CB：主从双向的控制信号。

4. 总线的数据传输

1. 总线上的限制：
   1）某一时刻只能有一个主模块控制总线，其他模块为从模块。
   2）某一时刻，只能有一个模块向总线发送数据，但是可以有多个模块接收数据。
2. 总线操作
   1）总线请求和仲裁：决定哪个模块占用总线。
   2）寻址：主模块发出将要访问从模块的地址信息以及相关的控制信息，并且启动从模块。
   3）数据传送：主从模块交换数据。
   4）结束：让出主线，供其他模块使用。
3. 总线仲裁
   1）集中仲裁：由中央仲裁器处理主模块的请求和总线分配。
   2）分布仲裁：每个模块都有自己的仲裁器以及唯一的仲裁号，通过发出仲裁号到仲裁总线上进行占用总线的请求。
4. 总线同步方式
   1）同步时序：总线操作具有相同的时钟信号控制，具有固定时序。
   2）半同步时序：有一个共同的总线时钟信号作为基准，另外还需要一个等待WAIT或者准备好READY信号。
   3）异步时序：异步方式也称为是应答方式，总线操作需要通过握手联络信号控制，总线中的时钟信号可有可无。
5. 总线传输类型
   总线的基本数据传输是以数据总线宽度为单位的读取和写入。高性能总线支持数据块传送，即给出起始地址后序传送会顺序读出或者写入。
6. 总线周期
   机器周期（总线周期）：伴随着数据交换的周期
7. 总线性能指标
   1）总线的宽度：总线能够同时传送的数据位数。
   2）总线带宽：单位时间传输的数据量，也称为总线传输速率或者吞吐量。
   3）总线频率：频率越高工作速率越快。

5. 8088的引脚信号

• 引脚信号的反映
  信号功能：
  信号的流向：
  信号的有效方式：高低电平或者上升沿下降沿。
  信号的三态能力：低电平高电平高阻态三种状态。

• 8088的两种组态
  　　$MN/\overline{MX}$，高电平表示最小组态，低电平表示最大组态。两种组态仅在控制部分引脚不同，而内部工作方式则完全相同。最小组态可用于构成小型系统，最大组态可用于构成大型系统。我们接下来学习的是最小组态模式下的处理器引脚。

6. 最小组态的引脚

• 地址传送引脚
  $A_0-A_{19}$:在第一个时钟周期有效，其中访问IO端口只需要16根地址线，而访问主存需要20根地址线。
  $AD_0-AD_7$:在其他周期当做数据线使用
  $A_{16}S_3-A_{19}S_6$:在其他周期用来传送CPU的工作状态

• 读写控制
  $ALE$:有效时将信号传入主存或者IO端口，是标志着第一个周期的开始。
  $IO/\overline{M}$:控制不同模块的读写，在第一周期生效。高电平表示20条地址线用于IO端口，低电平表示20条地址线用于
  存储器。
  $\overline{WR}$:写控制信号，有效时对主存或者IO端口写数据
  $\overline{RD}$:读控制信号，有效时对主存或者IO端口读数据
  $READY$:用在半同步工作方式上，READY无效时插入一个等待周期$T_w$

• 中断请求
  $INTR$:中断设备向CPU发出的可屏蔽中断请求信号
  $\overline{INTA}$:CPU发出可屏蔽中断响应信号
  $NMI$:中断设备向CPU发出的不可屏蔽中断请求信号

• 总线仲裁
  $HOLD$：主控设备向CPU发送的总线请求信号
  $HLDA$：CPU向主控设备发送的总线响应信号

• 其他
  $RESET$：将CPU置为初始状态
  $CLK$：时钟输入信号
  $V_{cc}$：电源
  $GND$：接地
  $MN/\overline{MX}$:组态选择引脚
  $\overline{TEST}$：测试输入引脚
  $\overline{DEN}$：数据允许信号
  $DT/\overline R$：表示数据传递方向，高电平表示CPU输出数据，低电平表示CPU读入数据
  $\overline {SSO}$：最小组态模式下的状态输出信号

6. 读写总线周期

1. T1状态：输出存储器地址或者I/O地址
   
   • $IO/\overline{M}选择访问对象，访问存储器需要20位地址，访问I/O端口需要16位地址。$
   • ALE在T1下降沿时锁存总线上的地址。
2. T2状态：输出控制信号
   
   • $\overline{WR},\overline{RD}$来表示读写。
     $AD_7-AD_0上出现处理器输出的数据，A_{19}/S_6-A_{16}/S_3此时使用的是S信号，表示CPU输出状态。$
3. T3和Tw状态：总线传输数据，并检测是否决定延长时序
   
   • READY：在$T_2$下降沿和$T_3$上升沿之间检测，有效则进入下一个状态$T_4$，否则插入一个$T_w$,来延长T3的状态。
4. T4状态：完成数据传送
   
   • 继续进程数据传送，直到完成，并且为下一个总线周期做好准备。

注意：这里cpu传送完地址后，CPU让数据总线高祖，这样存储器或者I/O端口就可送数据到CPU中了。