3.27时序逻辑设计/有限状态机

verilog 数字系统设计

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时序逻辑

Review

交叉耦合反相器
交叉耦合反相器可以适用于存储器中存储稳定的0/1信号 。

SR锁存器采用交叉耦合的或非门，具有记忆功能，包含输入。

3.2.1 SR锁存器

缺点：

1. 不能同为1；
2. CLK不参与。

3.2.2 D锁存器

输入：CLK, D
缺点：CLK为1时，D锁存器不断更新状态

3.2.3 D触发器

注意区分latch, flip-flop, register
只有在时钟的上升沿，D的值传递到Q
注意区分阻塞赋值和非阻塞赋值

3.2.4 寄存器

由多个共享时钟的D触发器构成，具有时钟边沿跳变的特性

3.2.5 其他

带enable信号

3.2.6 带复位功能的触发器

eg:
always@(posedge clk or negedge rst)

3.3同步时序逻辑设计

对有问题的组合电路进行改进，加入以下要求：
1. 有寄存器和组合电路组成
2. 至少有一个寄存器
3. 所有寄存器接受同一个时钟信号
4. 环路上至少包含一个寄存器

有限状态机

有限状态机是同步时序逻辑的一种实现方法，状态生成逻辑和输出逻辑都是组合逻辑。

有限状态机实例分析

1. 黑盒分析：输入、输出分析，功能分析
2. 状态转换图
   S0(La:green; Lb:red)
   S1(La:red; Lb:green)
3. 状态转换表（Mealy机实现）
   不考虑时序 -> 加入时序（触发器）
4. 状态变化电路
5. 确定输出控制信号和输出控制电路