4.1状态机与时序逻辑设计

数字系统设计

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Review

• 同步时序电路
• 有限状态机（FSM）
  有限状态机是同步时序电路的设计方法。
• 状态编码
• Moore Mealy机

状态编码

状态之间的转换一定是在时钟的边沿发生的。
时钟可以被寄存器识别，所以可以只考虑时钟边沿的情况
通过输出表产生相应的二进制编码

独热编码VS二进制编码

根据工艺和元件选择，如果触发器的功率更小，可以选择独热编码。

Moore机与Mealy机

Mealy机与Moore机最关键的区别在于

• Mealy机的输出比Moore机的输出早一拍
• Mealy机的状态比Moore机的状态少

Moore机

输出仅取决于当前的状态。
输入决定状态，状态决定输出

Mealy机

Mealy机的转换箭头的格式为“input/output”
S0与S1是当前状态与下一状态的关系。

状态机的分解

eg:
扩展交通灯 -> Mode FSM + Light FSM
其中一些状态机的输出是另一些状态机的输入

时序逻辑电路的时序

问题：

1. 触发器在时钟边沿采样，采对象在时钟沿上必须保持稳定
2. 同一个时钟可能到达各触发器的时间有偏差，存在时钟偏移
3. 在时钟沿采样时，采样对象不稳定，产生亚稳态现象

动态约束

输入约束

• 建立时间
• 保持时间
• 孔径时间
  建立时间+保持时间=孔径时间

输出约束

• 传输延迟（Propagation delay，首次开始变化+一段时间后变稳定）
• 最短延迟（Contamination delay，首次开始变化）

系统时序

建立时间约束

建立时间必须大于两个触发器之间（触发器One的Propagation delay引起的组合电路稳定之前）所用的时间。
建立时间一般为一个时钟周期。
Tc >= t(proc) + t(pd) + t(setup)

保持时间约束

触发器的hold时间必须要比（最短触发时间+最短建立？时间）要小，关键是限制组合逻辑最小延迟，输入约束的hold时间过大会导致穿透。

综合

增加缓冲器增加最小延迟

时钟偏移